Получены оценки аппаратной сложности генератора дискретной случайной величины с заданным законом распределения в архитектуре ПЛИС класса FPGA при использовании однотипных IP-ядер. Определена структурная схема данного IP-ядра на структурном и функционально-логическом уровне, в архитектуре ПЛИС/FPGA. Оценки для IP-ядра вычислены по количеству LUT-таблиц для различных ПЛИС класса FPGA в зависимости от разрядности случайных величин, подаваемых на вход генератора, и от количества значений генерируемой случайной величины. Определено количество однотипных IP-ядер, которые могут разместиться в одном корпусе ПЛИС/FPGA при заданных ограничениях на долю задействованных ресурсов – LUT-таблиц. 

The estimates of the hardware complexity of a discrete random variable generator with given distribution law in FPGA-architecture using the same type of IP-cores are obtained. The block diagram of this
IP-core is defined at the structural and functional-logical level, in the FPGA-architecture. The estimates for the
IP-core are calculated from the number of LUT-tables for various FPGAs, depending on the bit depth of random variables supplied to the generator input and  the number of the generated random variable values. The number of IP-cores of the same type that can be placed in one FPGA enclosure under specified restrictions on the share of resources involved – LUT-tables.